seungH's laboratory

프로젝트 생성 → Designing with IP Integrator → Program coding → program debuggingXilinx SDK(Software Development Kit)를 이용하여 실습을 해보자. 프로젝트 생성vivado에서 빈 프로젝트를 생성한다. Designing with IP IntegratorIP Integrator : system의 각 IP들을 계층적으로 통합하는 toolIP integrator → Create Block Design 버튼을 누르면이런식으로 gui환경 (design canvas)에서 block based design을 수행할 수 있다. 이번 실습에서는 zynq 프로세서를 불러오고 zynq프로세서에서 uart통신을 하는 실습을 진행할 예정이므로, de..

Zynq-7000 APSoCPS와 PL로 구성되어있다.PS : SoC의 기본 구성요소를 갖추고 있으며 로직 변경 불가능PL : SoC에 추가 components 구현에 사용되는 programmable 영억PL에 구현된 components를 표준 연결인 AXI-AXI로 PS에 연결해 주어야 함.Zynq PS는 CPU core, on-chip bus, peripheral interaces, memory, clock circuit등을 모두 가지고 있어서 자체로 SoC이다.Zybo Z7-10Xilinx XC7Z010-1CLG400C1 GB DDR3L with 32-bit bus @ 1066 MHz16 MB Quad-SPI FlashGigabit Ethernet PHYUSB OTG PHY with host and..

1. SoC 시대의 도래전자 산업의 발전 동향을 보면, 중앙 집권적 정보 처리에서 현재 digital convergence시대로 도래했다. 휴대폰의 on-chip화 과정을 살펴보면 공정기술의 발전으로 한 패키지 안에 여러 ip들을 합칠 수 있게 되었다.하지만 Memory에 경우 아직도 off-chip dram을 사용하는데, 이는 dram의 공정(CMOS)과 sram의 공정방식이 다르기 때문이다.sram과 dram은 설계의 태생이 다르기 때문에 on-chip으로 설계할 수 없다.요즘 각광받고 있는 HBM에 경우에도 DRAM이지만 HBM Controller를 SoC에 통합하여 배치하고 있다. 2. SoC란 무엇인가?Complete end product(system)의 주요 기능들을 단일 칩으로 구현한 것을 ..

구조적 프로시저는 always와 initial이 있다. 이 두 문장은 행위 수준 모델링에서 가장 기본적인 문장이다. Verilog는 C언어와는 다르게 병렬적으로 수행되는 프로그래밍언어이다. Verilog에서 각 always와 initial문은 각각 분리되어 수행된다. 각 수행은 시뮬레이션 시간 0에서 시작한다. initial 구문 initial 블록은 시간 0부터 시작하고, 시뮬레이션동안 한번만 실행되고, 다시는 수행되지 않는다. 여러개의 initial 블록이 있다면 각 블록은 시간 0에서 동시에 수행되고, 독립적으로 각자 실행을 마친다. 블록 내에 들어갈 행위수준 문장이 1개이면 initial m=1'b0 라고 할 수 있지만, 행위수준 문장이 여러 줄이면 반드시 begin end문을 사용해야 한다. i..

작은 규모의 회로 설계시 게이트 수준 모델링 기법이 적합하다. (and, not게이트 등등을 직접 활용) 하지만 게이트가 많은 경우에는 설계가 복잡해 지게 되기 때문에, 설계자는 한 단계 추상화 된 기능 중심의 구현방법에서 설계를 하게 된다. 데이터플로우 설계 기법을 활용하여 설계자로 하여금 레지스터들과 데이터 처리방법 간의 설계를 할 수 있도록 한다. 현재 칩을 설계하는 어떤 회사들도 모든 작업을 게이트 수준에서 설계하지 않는다. 현재는 자동화된 도구들이 데이터플로우 수준의 설계로부터 게이트 수준의 설계를 생성해 주는데 이러한 작업을 논리합성(Logic syntheis)라고 한다. verilog는 게이트수준과 데이터플로우 수준, 그리고 행위 수준 모델링 기법을 모두 사용하여 설계할 수 있다. RTL이란..